异步十进制计数器的设计
一、实验目的
1.认识异步计数器的结构特点；
2.了解基于JK触发器设计异步十进制计数器的方法过程。
二、实验器材
1.上升沿触发JK触发器
2.2输入与门
3.脉冲电压源
4.四输入七段数码管
5.VCC
6.Ground
7.八通道示波器
三、实验原理
异步十进制加法计数器将4位二进制计数器在计数过程中跳过从1010到1111这6个状态而得到。图1为异步十进制计数器的电路。
图1 异步十进制计数器电路
如果计数器从Q3Q2Q1Q0=0000开始计数，由图可知在输入第8个计数脉冲以前FF0、FF1和FF2的J和K始终为1。在此期间虽然Q0输出的脉冲也送给了FF3，但由于每次Q0的上升沿到达J=Q2Q1=0，所以FF3一直保持0状态不变。
当第8个计数脉冲输入时，由于J3=K3=0，所以Q0的上升沿达到以后FF3由0变为1。 同时，J1也随Q3'变为0状态。第9个计数脉冲输入以后，电路状态变成Q3Q2Q1Q0=1001。第10个计数脉冲输入后，FF0翻转成0，同时Q0的上升沿使FF3置0，于是电路从1001返回到0000，跳过了1010-1111这6个状态，成为十进制计数器。图2为电路的时序图。
图2 电路的时序图
四、实验内容、过程、要求
图3电路为模十异步计数器(8421码)。
实验要求：
构建图3电路。时钟clk为0~5V，周期为100ms，高电平时长50ms。
用八通道示波器观察时钟clk、各级触发器输出的Q0、Q1、Q2、Q3信号。根据观察，在图4中画出Q0、Q1、Q2、Q3的波形(与clk信号的边沿对应好，从Q3Q2Q1Q0＝0000的状态开始)，并记录数码管的显示状况。
图4 Q0、Q1、Q2、Q3的波形图
图3 模十异步计数器实验电路